4-数字抽象与逻辑门电路

逻辑门电路

• 数字电路的基本单元是晶体管，利用其开关作用实现逻辑运算
  • 开关串联实现与，并联实现或；开关配合上拉电阻可实现非
  • 逻辑门：按逻辑关系识别输入，并从电源取得能量驱动输出

数字电路使用中的三端口开关为：晶体管， 主要包括： MOS管、三极管

逻辑系列与电源

类型	主要器件	特点
TTL	双极结型晶体管 BJT	早期常用，静态功耗较大
ECL	BJT	双极型逻辑的另一类
CMOS	互补的 NMOS、PMOS	静态功耗低，应用广泛
BiCMOS	BJT 与 CMOS	结合两类器件的特点

• CMOS 不同系列的供电范围、速度和输入电平要求不同
  • 电源电压相同不代表逻辑电平兼容

电压标识

• $V_{CC}$ 常用于电源供电电压
• $V_{DD}$ 常用于芯片工作电压（通常$V_{CC}>V_{DD}$）
• $V_{SS}$ 常用于标记地（接地点）
• $V_{EE}$ 常用于标记负电源

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半导体与 MOS 管

半导体基础

略，详见 模电-二极管

增强型 MOS 管

详见 daigai。

对比	NMOS	PMOS
衬底、源漏区	P 型衬底，N${}^{+}$ 源漏区	N 型衬底，P${}^{+}$ 源漏区
沟道载流子	电子	空穴
阈值电压	$V_{TN}>0$	$V_{TP}<0$
导通条件（开关近似）	$v_{GS}>V_{TN}$ ($v_{GS}>0$)	$v_{GS}<V_{TP}<0$，即 $v_{SG}>|V_{TP}|$
典型 CMOS 门中的状态	输入高时导通	输入低时导通
![[ch4-NMOS-结构与符号-019.png	555]]
![[ch4-PMOS-结构与符号-020.png	553]]

• 增强型：$v_{GS}=0$ 时没有导电沟道，管子截止。
• 开关模型：截止近似断路，导通近似小电阻 $r_{\mathrm{on}}$；当 $r_{\mathrm{on}}\ll R_L$ 时，近似为闭合开关

PMOS 的导通条件

• 栅极相对源极足够低时导通：$v_{GS}=v_G-v_S<V_{TP}$；也可用 $v_{SG}=v_S-v_G>|V_{TP}|$ 判断。
• 截止：$v_{GS}\ge V_{TP}$（忽略亚阈值电流）；尤其 $v_{GS}=0$ 时截止。
• 源极接 $V_{DD}$ 时：$v_{GS}=v_I-V_{DD}$，故 $v_I<V_{DD}-|V_{TP}|$ 时导通；输入接近 $V_{DD}$ 时截止。

“低电平导通”的条件

判断依据是栅源电压差，不能只看栅极对地电压；“输入低时导通”适用于源极接高电位的典型 CMOS 接法。

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CMOS 基本逻辑门

上拉、下拉与悬空

• 上拉：（通过电阻）把信号线接到电源 $V_{DD}$，默认保持高电平 $1$；其他电路仍可将其拉低
• 下拉：（通过电阻）把信号线接到地，默认保持低电平 $0$；其他电路仍可将其拉高
• 悬空：输入端没有接到确定的电平，电压容易受干扰，逻辑状态可能不确定；悬空不等于低电平
• 上拉／下拉电阻：提供默认电平，并限制信号被拉到相反电平时的电流，避免电源与地直接短路

NMOS 反相器

NMOS 接下拉支路，电阻 $R_D$ 接在 $V_{DD}$ 与输出之间，源极接地，故 $v_{GS}=v_I$。

输入 $v_I$	NMOS	输出 $v_O$
低电平 $0$	截止	高电平 $1$；电阻上拉，$v_O\approx V_{DD}$
高电平 $1$	导通	低电平 $0$；管子下拉，$v_O\approx 0$

缺点：输出低时，$V_{DD}\to R_D\to$ NMOS $\to$ 地存在直流通路，有静态功耗；导通电阻使低电平不为零 $v_{OL}\approx V_{DD}\frac{r_{\mathrm{on}}}{R_D+r_{\mathrm{on}}}$

CMOS 反相器

• 用 PMOS 代替上拉电阻：上管 $T_P$ 接 $V_{DD}$，下管 $T_N$ 接地；两栅相连作输入，两漏相连作输出。
  

输入 $v_I$	P $T_P$	N $T_N$	输出 $v_O$
低电平 $0$	导通	截止	高电平 $1$；PMOS 上拉，$v_O\approx V_{DD}$
高电平 $1$	截止	导通	低电平 $0$；NMOS 下拉，$v_O\approx 0$

电压特性：

• CMOS反相器在0、1状态之间 翻转时，会出现功耗
• 优点：
  • 总有一个 MOS 截止且截止电阻高，通过N/P MOS的很小
  • 几乎没有静态损耗
  • 几乎没有电平损失
  • 输入电阻高，开关速度快，带负载能力强

与非门、或非门

上拉网络由 PMOS 构成，导通时把输出接向 $V_{DD}$；下拉网络由 NMOS 构成，导通时把输出接向地。

门电路	下拉 NMOS	上拉 PMOS	输出
与非门 NAND	串联	并联	$Y=\overline{AB}$，全1为0
或非门 NOR	并联	串联	$Y=\overline{A+B}$，有1为0

与非门（AB两条路分别实现异运算，支路间或运算）：

或非门（AB两条路分别实现异运算，支路间与运算）

• $n$ 输入与非门：$n$ 个 NMOS 串联、$n$ 个 PMOS 并联；或非门相反

电路图逻辑分析

• 分析方法：先看下拉网络何时接通，写出输出为 $0$ 的条件；再取反得到输出函数。

CMOS 传输门

传输门 TG（Transmission Gate）：NMOS、PMOS 的通道并联，栅极分别接互补控制信号 $C$、$\overline{C}$，形成受控的双向开关。

控制 $C$	NMOS G	PMOS G	状态
0	$0$	$V_{DD}$	两管截止,两端隔离,传输门断开
1	$V_{DD}$	$0$	至少一管导通,两端接通,传输门导通

• NMOS、PMOS两者并联互补，可传送接近 $0\sim V_{DD}$ 的信号
• 传输门导通时近似 $v_O=v_I$
• 可传数字信号，也可传允许范围内的模拟信号
• 没有逻辑电平再生能力
  • 将有效逻辑范围内收到一定干扰或衰减的输入信号，恢复为明确输出电平
  • 逻辑门有电源具有此能力；传输门仅接通信号通路

传输门的应用

• 模拟开关：传输门配合反相器。在数字信号 C 的作用下将模拟信号接通或断开，可以传输连续变化的模拟信号
  

• 二选一数据选择器：两组传输门交替接通，选择 $X$ 或 $Y$。

$$L=\overline{C}X+CY=\{\begin{array}{ll}X,& C=0\\ Y,& C=1\end{array}$$

三态门

• 三种输出状态：低电平 $0$、高电平 $1$、高阻态 $Z$。使能端 EN 决定是否驱动输出
• $\times$ 表示输入任意

高电平使能的三态缓冲器：

使能EN	输入 $A$	输出 $L$
0	$\times$(0/1)	高阻 $Z$
1	0	0
1	1	1
![[Pasted image 20261020113007.png	585]]

类型	有效条件	有效时输出	无效时输出
高电平使能的三态缓冲器	$\mathrm{EN}=1$	$A$	$Z$
低电平使能的三态缓冲器	$\overline{\mathrm{EN}}=0$	$A$	$Z$
高电平使能的三态非门	$\mathrm{EN}=1$	$\overline{A}$	$Z$
低电平使能的三态非门	$\overline{\mathrm{EN}}=0$	$\overline{A}$	$Z$
![[Pasted image 20261020113533.png	570]]
![[Pasted image 20261020113515.png	591]]
![[Pasted image 20261020113520.png	591]]

高阻态 $Z$

$Z$ 表示既不主动拉高，也不主动拉低，不代表 $0\mathrm{V}$；逻辑电压仍按 $0$、$1$ 判断。
$\times$ 表示不关心或未确定的逻辑值，$Z$ 表示驱动状态，两者不同。

三态门的应用

多个三态输出可连接到同一总线，用使能信号选择驱动者，也可组成双向接口。

总线状态	结果
一路驱动，其余为 $Z$	由启用的一路决定电平
全部为 $Z$	电平由上拉、下拉、残留电荷和干扰等决定
一路输出 $1$，另一路输出 $0$	总线冲突，可能产生大电流

OC 门（集电极开路门）---待看

OC（Open Collector）门：输出级 BJT 的集电极开路，需外接上拉电阻 $R_L$ 和上拉电源。

输出管	输出状态	输出电平来源
饱和导通	低电平	管子灌电流，将输出拉低
截止	输出管不驱动	外接电阻将输出上拉为高电平

• OC 门不能主动输出高电平；无上拉时，管子截止不保证输出为 $1$。
• OC门的优势在于它可以承受较高电压与较大电流。
• 可用于线与、负载驱动及电平转换；上拉电压、电流须在器件额定范围内。

线与

多个 OC 输出直接相连，共用上拉电阻。任意一路拉低，总线就为低；全部释放，总线才为高。

正逻辑下：

$$Y=Y_1{Y}_2$$

若两路均为 OC 与非门：

$$Y_1=\overline{AB},Y_2=\overline{CD}$$ $$Y=\overline{AB}\cdot \overline{CD}=\overline{AB+CD}$$

输出端并联的条件

OC 门靠“拉低或释放”实现线与。普通推挽输出会主动拉高、拉低，不能直接照此并联；三态输出共用总线则依靠使能控制。

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CMOS门电路的重要技术参数

电压传输特性与逻辑电平

电压传输特性：输出电压 $v_O$ 随输入电压 $v_I$ 的变化关系。反相器输入升高，输出由高转低。

参数	含义
$V_{IL(\max )}$	保证识别为低电平的最高输入电压
$V_{IH(\min )}$	保证识别为高电平的最低输入电压
$V_{OL(\max )}$	规定负载下，低电平输出的最高保证值
$V_{OH(\min )}$	规定负载下，高电平输出的最低保证值
$V_{\mathrm{th}}$	门电路的翻转阈值；与单个 MOS 管的阈值 $V_{TN}$、$V_{TP}$ 不同

噪声容限

• 噪声容限：在保证输出电平不变的条件下，输入电平允许波动的范围
• 容限越大，静态抗干扰能力越强。
  

$$\begin{array}{rl}{V}_{NL}& =V_{IL(\max )}-V_{OL(\max )}\\ V_{NH}& =V_{OH(\min )}-V_{IH(\min )}\end{array}$$

传输延迟时间

传输延迟：输入发生变化到输出作出对应变化的时间，通常按波形的半幅点（50%）测量

$$t_{pd}=\frac{t_{PHL}+t_{PLH}}{2}$$

• 传输延迟主要决定于电源电压和负载电容
• 电源电压越大、负载电容越小，传输延迟越短

扇入与扇出数

• 扇入数：门电路的输入端个数。
• 扇出数：在满足电平、速度等要求下，一个输出能驱动的同类门输入数
  

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逻辑描述中的问题

正逻辑与负逻辑

约定	高电平 H	低电平 L
正逻辑	1	0
负逻辑	0	1

• 同一电路在正、负逻辑下的表达式互为对偶
• 在工程实践中，电路描述一般采用正逻辑

低电平有效